原文恕刪
以下簡易解釋優化front end，
的DATA或是CLK是相對比較無效益的，
如有錯誤再請高人補充或改正，
另外關於介面傳輸干擾，包含PG noise，crossing talk ，ISI，SSO，GND bounce ，PSR
R問題先不在此列。
如下圖截至ESS提出的原理
左邊紅圈為CDR/DPLL
因介面傳輸有非理想效應，
這些傳輸不佳訊號不能被直接數位電路使用，
所以需要重整DATA，
右邊為OSC 或是本地CLK
專門給DAC cell使用，
當CLK正或負源觸發後將DATA送給DAC，
*OSC物理電器特性是一個固定低頻高性能的CLK
故我們知道最終決定抖動性能就是這個本地CLK，前端很差或是被DIGITAL PHY暫存都只是
被看作latency 的表現不影響最終性能，其他類比干擾暫不在此討論。
https://i.imgur.com/JgIngMU.jpg
這時有人會說DATA錯了怎辦？
通常晶片內有digital PHY或是controller
如果DATA效能差到規格外，搞得PHY神經了，是會解不出來或是time out，聲音是打不出
來的。
內部數位的過程因為設計時晶片EDA tool都會評估DATA 跟CLK的skew故可以放心，如果真
有問題量產晶片測試時會被刷掉不會流到消費者端。
以下兩圖是市面上販賣的主機板內建以及外接USB DAC 晶片的data sheet ，紅圈所示為
這個原理的實踐
https://i.imgur.com/7XIGNUe.jpg
https://i.imgur.com/IW2N5Bg.jpg
感謝板上先進，如有錯誤再請板上先進修正

大腸麵

多加香菜

可能要在結論區加一句：「系統的GLOBAL CLOCK沒有對準，可視為前端有狀況，但是均己被DAC後端解決掉」這樣子，原原PO才看的懂

原原po有說到在USB DAC做resampling時需要準確的時間，才會算(interpolate)出正確的結果？

目前主流就是傳輸為異步，明示兩端被不同步的 buffer 分隔而 DAC 還是工在同步模式，所以 DAC 依賴的時鐘源很重要

dpc latency 大到讓音樂起肖的狀況也蠻常發生(封包，你退下。

所以為什麼之前很多人玩PC訊源都是先幹了p/c state這類另外電腦算什麼都不用準確的時間 是要準確的clk,連時間都是以clk為基礎算出來的. 電腦內有時間觀念的硬體大概RTC吧

玩過走USB 1.x的 DAC就知道DAC起乩其實也還好，重插RESET一下而已(重新同步)，頂多一直斷電重開有點煩，等哪天受不了自然會換走2.0非同步的新機... (不便引發的購物衝動

1.1沒幾年就2.0化了

感謝解說。但我的point真的不是DAC的design問題。場景：Mac A 用 Dante 連 Mac B，Mac B 用 internal looping 將音訊轉給 USB DAC。Dante 和 internal looping 是虛擬介面。請問音訊資料傳遞時，max A -> Mac B 傳 Dante 時誰是主鐘？到了 Mac B，Dante 借 internal looping 到 USBDAC ，這時的時鐘如何轉換？

記得2003年左右就有pcm2702的pcb可以玩，2.0 非同步的audio 介面出來要到2010去了(XMOS方案)，有本事拿Cypress晶片或FPGA自幹的論外，這大概比日本製壓縮機還稀少

更正: Mac A

古早拿270x 蝦機八搭棚的一堆啊，好玩xmos 粗乃還是有一大堆receiver活得好好的(usb剛粗乃的時候cs8xxx這些轉IIS的很熱門

這種說法已經十幾年 還是沒解釋為什麼電腦不同聲音不同

其實，現在都2023年了，AKM/ESS的高薪RD也不是吃素，能做能改的應該都全下了(除了COST DOWN版本，這也是盡力COSTDOWN)。DAC IC 大概也就如此，除非有天才或是架構性的突破

產品會往cp值發展 不太會只考慮音質 就像3C一樣 到最後就不見得是特定族群喜歡的

類比串擾 noise 樣態 也只是你的假設阿如果這麼簡單那 DAC 把隔絕能力拉高不就無敵了問題就是現在沒有任何 DAC 可以改變電腦不同聲音不同現象

有哪台DAC隔離能力高到無敵了嗎？

高價的隔離能力搞不好還很差XD

沒有吧 很強調技術的廠牌隔離能力都很高了吧

覺得這篇原Po講得很好xddd

音頻資料在使用/傳遞過程若有吃到系統時鐘的部分，將系統時鐘校正，不正是呼應您說的「要合規走最高規」？

電源線沒差的話，設備就不用買雙屏蔽超級小黑線了整台電腦都換掉，產生的改變也當然會存在即便是流水生產的，以高頻探頭為例。還是要各別校對只是現在沒生產出拉普拉斯的妖怪，沒辦法確定一切無論再怎麼電路隔離，元件以及機箱內的環境都會有噪噪除了電路，還有元件工作電磁波反射、外在電磁波引入跟夸父追日一樣，追不到。追的過程又產生新的問題版子上面元件間距，會不會產生渦流，一堆鬼故事

行動無線通信，手機基本上也是一個DAC（最後要變成聲音），按照您的意思，ITU-T對5G通信網路要求同步是沒有意義的事，對吧？

我想e大應該是陷在AoIP的坑了，時間同步是為了接收端正確的重組packetized pcm data，接收端de-packetized後，就無需那個時間資訊，直接把pcm stream丟進去i2s audio i/f輸出就可以了

應用沒有不同。AoIP 本質就是同步網路（用的是IEEE1588的media profile），而AoIP也有 Hi-end 產品（Merging NADAC）。若照您的意思AES67的同步也是沒意義的，反正DAC都會修正一切。請問DAC會處理兩三個DAC之間的時間差異嗎？

傳遞延遲就是在網路容量規畫時要考慮的，再來就是把QoS設好。pcm資料離開AES67網路後，DAC就是單純撥放而已AES67的時間同步是重中之重。只是你可能吧AES67的工作範圍想得太廣了些看了一下Merging+NADAC的產品說明，他們有提到一句"it uses a professional protocol called RAVENNA to manage thedata transfer and ensures a very high level of data integrity and a timing accuracy of 1 nanosecond"看起來是很優是吧？可是假如不走網路用同軸線直連(這台DAC也能直連)的話，根本就沒有這個timing問題 哈

有個軟體叫做「Dante Via」，可以把另一台電腦的 USB DAC變為 Dante network 的一部分。您可以拿這個東西實作：A電腦Dante，B 和 C 電腦Dante Via，B 和 C 電腦各掛一個不同品牌的 USB DAC，然後 A 電腦將 B 和 C 的 USB DAC作為 4ch 輸出（就當作做 2.2 分頻），請問主時鐘會是哪一台電腦？那台電腦的時鐘來源又是什麼？@kshieh Ravenna是AoIP的一種，符合AES67規範。

BT大辛苦了

https://i.imgur.com/FjcZmIN.jpgwebinar 資料，描述是 local clock 被主鐘同步Fully 這個辭意應該不是只有 skew對不起更正，”precisely”slide 是指出 local clock 是 GMC 的 copy*