https://i.imgur.com/UZoUaeR.jpg
想請問一下關於pipeline的電路
考慮beq這個指令
為什麼在ex stage的alu所計算的zero就可以知道兩值是否相等了，那為什麼要把訊號傳
給mem stage而不是提早設定control signal呢?
這樣在不考慮在ID stage的使用xor比較的情況下要插入的nop會比較少吧
有請各位大神指教

Ctrl unit要解碼時間 ,Alu 會將beq兩個Reg相減產生zero訊號，在ID 判斷 beq是否跳，應該是最終改良版 pipeline，等待其他大神回覆吧

這個是改良前的電路圖 樓上那個是改良後的結果可以參考wjungle大大的筆記 p126

我想討論的是在改良前的選擇，改良後的沒什麼問題如果不使用xor改良的話最好的結果也是放在exe不是mem吧