1.對象: 20y 男生
2.地點: 新竹市
3.科目： Verilog/SystemVerilog
4.上課時間：六日 9am~10pm
5.時薪：400~600
6.條件：不拘
7.聯絡方式：站內信
8.附註：附註家教經驗及學歷。學生對於學習verilog有困難，不知如何設計作業內容，
基本的logic design觀念也不是很清楚，希望能一併教導。