1.對象: 24y女
2.地點: 新竹市區/清交附近/線上
3.科目：verilog hdl 電路設計
4.上課時間：平日下午 一週一次 可議
5.時薪：850~1500 不太熟行情 可議
6.條件：熟悉verilog hdl, 協助作業引導&解惑
7.聯絡方式：站內信
8.附註：