※ 引述《ultra120 (原廠打手 !!!)》之銘言：
: 日前Intel公佈了XEON處理器路線圖，今年第一季交付Sapphire Rapids，製程
: 架構都與12代Core同款(當然只有大核)，支援八通道DDR4、PCIe 5.0
: 可選整合最多64GB HBM2e記憶體
: ISSCC 2022國際固態電路大會上Intel又大方地公佈了Sapphire Rapids的內核照
: 結構簡圖，晶片大神Locuza則據此進行分析對每個模組都做了標注。
: 這次終於明確了Sapphire Rapids的核心數量，實際開啟的確實是56個
: 但原生並非64個，而是60個。Sapphire Rapids採用小晶片封裝
: 內部整合四個Die彼此透過EMIB橋接互連。
: 根據官方核心照，其中一塊並非CPU核心，而是記憶體控制器單元
: 和旁邊的記憶體PHY實體層相連，實際上每個Die是15個核心(開啟14個)
: 同樣是小晶片，Intel、AMD走的是不同路線。AMD單獨將I/O部分做成了一個Die晶片
: Intel則是每個Die晶片都是完整的，包括所有必要模組
: 甚至單獨拿出來都可以做一顆處理器，這樣劃分不同型號更為簡單
: 每個CPU核心有1.875MB L3，整個處理器共計112.5MB，實際開啟105MB。
: PCIe 5.0與新的CXL 1.1標準高速匯流排打通，基本彼此對等，共有128條
: 另外UPI互連匯流排共計96條，但不知道是否全部開啟
: 記憶體通道每個Die 128-bit，如果加上ECC糾錯就是160-bit。Sapphire Rapids
: 還整合了多種加速器，已經可以找到的有DSA(資料流程加速器)
: QAT(快速助手技術)、DLBoost 2.0。
: https://www.cnbeta.com/articles/tech/1239197.htm
: XF編譯
: https://www.xfastest.com/thread-259310-1-1.html
: https://i.imgur.com/wTlskrp.jpg
: HEDT 平台 準備更新了 旗艦降臨 X299準備退休
SPR跟AMD的Naples不一樣，Naples有跨die延遲的問題，SPR沒有。SPR算是i皇展示膠應該怎麼黏。
SPR真的是技術，性能都是一流的，壓制Milan完全沒問題。但，重點來了，那是要賣多少錢？
這真是尷尬問題。Milan io die 約412mm，zen3約80mmx8(640mm)=約1056mm。spr雖然還沒公開，但猜測約460mm一顆，整顆1800+mm（ISSCC剛透漏，小於400mm一顆，整顆小於1600mm）。
SPR在成本上高Milan太多，以後Genoa Vs EMR也會有成本優勢。SPR有NUMA的優勢，有amx....的優勢，但在HyperScaler的眼裡這都不重要，價錢成本Milan>SPR。
怎麼辦？拼價錢i皇是沒問題，但Pat改戰略。i皇要主打企業，政府，hpc市場，在服務上，在供貨上，在運算性能上i皇可以取得優勢的地方。HyperScaler沒有放棄，但不拼到底。
AMD不會出新的HEDT因為供貨不足，那i皇就會出新的工作站cpu來搶這個市場。講起來，有競爭還是對消費者有利。