不好意思
就是我有個verilog的作業(跟FSM有關)
我有寫好的另外一個版本
但我有想到一個較簡短的版本
(用一個counter變數取代多出來的state)
但我實現之後跑模擬
許多腳位會出現undefine的值
我有問教授
教授是說在寫一個always去實現counter計數
但我更改code後 還是出現相同的結果
code:
http://paste.ofcode.org/7EkfXEwHss5FH9qX9kwkJC
希望能有大大幫我找出錯的部分 謝謝