[問題] verilog語法問題

作者: KAINTS (大安Eason哥)   2014-03-07 11:45:35
wire [ 3: 0] read_mux_out;
reg [ 31: 0] readdata;
readdata <= {{{32 - 4}{1'b0}},read_mux_out};
請問一下這是把read_mux_out的4 bits放在readdata 最後四位元
而readdata的前面28 bits都補0的意思嗎?

Links booklink

Contact Us: admin [ a t ] ucptt.com