小弟最近在學校修了CAD vlsi的課，
第一次的作業需要做一個.isc檔案translate成一個verilog code的.v檔案類型，
小弟做完code的translation後發現始終都無法pass老師給的testbench，
後來發現是「`」符號的問題，
我在我的c++ program裡無論cout 「`」或是單引號「‘」輸出的字元都會變成單引號「‘
」，
想請問有沒有辦法讓輸出字元變成「`」呢？