1.原文連結：
http://www.dece.nctu.edu.tw/NCTU_CN/news/news.php?Sn=6124&Site=1
PS:這個消息應該是來自digitimes，不過digitimes是付費網站。
所以只好貼這篇交大的評論文章。
2.內容：
近期業界傳出高通(Qualcomm)將首顆FinFET製程晶片訂單下給三星電子，且為高通首度將
新製程訂單直接跳過台積電，震撼半導體業界，由於台積電與三星正展開16/14奈米製程激
戰，台積電最大客戶高通新世代FinFET製程訂單卻下給三星，此舉有別於過去晶片大廠考
量技術及產能，新世代製程都會先在台積電投片，再轉到其他晶圓代工廠生產的前例。
三星重押FinFET世代　全力搶下高通訂單
半導體業者透露，三星為扶植旗下LSI部門，內部下達密令，一定要用盡所有代價綁住高通
這位手機晶片大客戶，甚至祭出幾乎是沒獲利、全力技術／人力支援策略，以吸引高通在
鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)新製程能夠從台積電轉至三星下
單。
由於三星LSI部門表現不佳，6月初起負責記憶體事業群的金奇南亦兼任半導體和系統LSI事
業部長，三星更決定將重押14奈米FinFET製程世代，甚至對外釋出會將晶圓代工事業的重
要性，擺在自家AP處理器事業之上的訊息，大力重振晶圓代工業務。
FinFET製程難度高　台積電胸有成竹
半導體業者指出，從平面式電晶體跨到鰭式電晶體設計時，對半導體廠是一大考驗，當初
台積電沒有選擇跟隨英特爾(Intel)14奈米製程設計，而是獨創16奈米世代，就是為能快
速進入FinFET製程世代，更加鞏固晶圓代工龍頭地位。
由於16奈米製程的晶片大小(die size)天生就比14奈米大顆，台積電為求好心切，改版推
出16奈米FinFET Plus製程，將die size縮小，更適合行動產品的輕薄短小特性，但仍是比
三星14奈米晶片體積稍微大一些，這讓部分客戶存疑，不過，台積電內部仍十分有信心可
用高良率優勢提升產出，並降低生產成本。
半導體業者認為，儘管高通採取多元晶圓代工廠策略，目前包括先進28奈米或是成熟製程
，都廣泛與台積電、三星、GlobalFoundries、聯電、中芯國際等業者合作，然FinFET技術
對於半導體產業發展極具重要性，高通在踏出第一步時選擇攜手三星，而非台積電，恐怕
得面對不小風險。
Altera殷鑑不遠　高通仍可能回頭
不過，未來高通是否會重演當初Altera轉單英特爾、後來又回頭找台積電代工的歷史，仍
有待觀察，過去台積電大客戶FPGA大廠Altera在每個製程世代，幾乎都是採取單一晶圓代
工廠策略，但在14奈米FinFET製程卻放棄與台積電合作，而選擇攜手英特爾，讓業界大震
撼，然後來因英特爾14奈米製程良率不順，Altera又傳出回頭找台積電合作。
另外，不同於高通先進製程訂單轉至三星，其勁敵聯發科對於台積電先進製程非常捧場，
除了28奈米製程外，台積電2014年量產的20奈米製程，聯發科亦已進行投單開案，至於台
積電改版16奈米FinFET Plus新製程，聯發科也開始進入試產，2015年將持續力戰高通。
20奈米是半導體平面式電晶體最後一代，台積電從16奈米製程開始，三星電子
(Samsung Electronics)從14奈米製程開始，都將轉到3D鰭式電晶體FinFET設計。除了台積
電之外，包含三星、GlobalFoundries、聯電、中芯國際，都在14奈米製程導入FinFET，因
此台積電在16奈米製程導入FinFET，在晶圓代工產業可說是獨樹一格。
3D FinFET製程世代是半導體產業重要一步，台積電和三星都計畫於2015年進入量產，預
計第3季開始可進入大量生產期。
台積電和三星在16/14奈米製程上，也推出改良版本，強化既有製程技術版本效能。台積電
推出16奈米FinFET Plus製程改良版本，訴求比第一版本更為省電和體積更小、效能更高。
同時，三星14奈米FinFET第一版為14奈米LPE(Low Power Early)，改良版本為14奈米
LPP(Low Power Plus)。
3.心得/評論(必需填寫)：
解釋一下FinFet式的晶片和傳統晶片的差異：
http://ppt.cc/CdFt
上圖是晶片中的一組source、drain、gate。一顆晶片上有數以萬計組source、drain、
gate。左邊是傳統晶片，右邊是FinFet晶片。
晶片中的電流會在source和drain之間流動，我們可以在gate上施加電壓，阻斷source和
drain之間的電流。source和drain之間有電流，那該晶片所表示的是1，如果電流被阻斷，
那該晶片所表示的是0。所以我們可以藉由在gate上施加電壓與否，來控制晶片是0還是1。
但是因為現在奈米製程越做越小，導致gate太小了，在gate上施加電壓，沒辦法阻斷
source和drain間的電流。
所以只好把gate做成右邊那個形狀。用三個面來夾住source和drain間的通道。這樣在gate
上施加電壓，就能有效地阻斷source和drain間的電流。
前一篇文章所提到的Intel 14nm Tri-Gate，和本文的FinFet是類似的原理。