※ 引述《pickchu22001 (天啊~無薪假~)》之銘言：
: ※ 引述《alertalert (我需要突破)》之銘言：
: : chip不都由apple設計的嗎?
: : 為何要試產後才知道chip size差異?
: : 不太了解,有專業人士可以說明嗎?
: : 但據業界人士表示，台積電及三星的試產版本在5月底送出後，運算效能沒有太大差異，
: : 但三星14奈米試產的處理器晶片尺寸，居然比台積電16奈米試產晶片尺寸還大。也因此，
: : 考量到A9處理器進入量產之後的良率及成本之後，台積電順利搶得訂單，並在6月正式進
: : 入量產。
: 14 nm, 16 nm 講的不是所有 layer 都用到這麼小的 dimension, 通常只有一些
: critical layer 才會用到最小尺寸, 像是 Diffusion, gate或 contact. 光罩有分等級
: 的,不會有人每層都用到最高級,除了成本暴增外, fab 廠 through put 會變超低. 外加
: 像是 well 或是 metal layer 根本不需要最小尺寸.
: 還有一點, 雖然同樣是 Apple 設計,在不同公司 run, 的確有可能 chip size 不同.
: 因為每間公司的製程能力不一樣, design rule 也不同. 舉例來說, 若 T 的 isolation
: 能力比較好, MOS 和 MOS 間可以畫的比較近.顆數一多,就有可能整個 chip size 會比 S
: 小.
: Design rule 是很複雜的,除了 layer 之間的關係, 不同 layer 有時也會互卡.
: 今天不是 designer 想亂畫, chip 都會 function, 一定要依照 fab 訂的 rule 來畫,
: 要不然死了, fab 不會買單, design 公司要自己負責.(除非偷 rule, 代工廠同意你這
: 樣搞).
: 最後不能免俗.. GG 輪班救台灣!!!
本魯正好兩種製程都碰過，大家實在太小看三星的製程能力，14奈米的poly pitch 比台
積16還小，std cell 跟記憶體這種佔面積80趴以上的東西,當然是用min pitch去畫,整體
面積當然比台積小 ，今天台積是靠良率才能跟三星打到55波，
兩家公司的rule結然不同
台積16n：一開始rule定超死，很多低層layer被限制，layout style 難以變化。
三星14n:底層rule放的太誇張,一堆在tsmc不可能會過的通通放,良率當然低
稍微碰過14跟16的人都有這種感覺，14一定比16小，沒什麼好討論，重點是n10兩家對決,
台積是否願意對客戶放寬rule跟提昇元件特性，不然蘋果的搶單大戰只會不停的上演。