作者:
ttokin (痛苦和驕傲)
2014-03-07 23:29:07小弟入行四年 大都待在小design house
最近公司schedule壓的很緊 弄layout整合的又很菜
就被叫去一起幫看 whole-chip LVS
雖然以前LAB有學過design flow 不過對於解LVS還是不在行
但layout主管對於做design的不會解LVS 覺得不可思議
雖說 有些公司RD也是要自己畫layout
不過對於analog RD來說到底是必備的嗎?
作者:
FUNG73 (>_^~* )
2014-03-07 23:34:00這個不會真的會被人家質疑你analog在做什麼的....
作者:
dakkk (我是牛我反芻)
2014-03-07 23:34:00不是 也是會有專職的layout人員
作者:
dakkk (我是牛我反芻)
2014-03-07 23:35:00很多類比RD下對策而已
作者:
dakkk (我是牛我反芻)
2014-03-07 23:36:00但有bug你不會看 layout人員更無解
解lvs 跟會layout本質上不一樣八..除非你說的layout指的是開laker畫的話..是沒錯啦
作者:
obov (來噓蒼真)
2014-03-07 23:44:00老實說這東西很吃tool跟經驗
作者:
ttokin (痛苦和驕傲)
2014-03-07 23:46:00小弟指的會layout是可以自己畫 自己debug
作者:
pdaer (NONE)
2014-03-07 23:52:00解lvs不是去看指令?這需要designer自己解?不是巴?!
作者:
pdaer (NONE)
2014-03-07 23:53:00雖然說如果熟CAD tool的lvs語法可以幫忙 但要RD跳下去也太..
作者:
dakkk (我是牛我反芻)
2014-03-07 23:55:00他說whole chip 也就是說 把個別lay的合起來時會有lvs err?
作者:
ttokin (痛苦和驕傲)
2014-03-08 00:05:00個別的都pass。全部連完有error 好像還有很多線short
作者:
obov (來噓蒼真)
2014-03-08 00:18:00還有甚麼好說的 作integration那個太廢 文章都講惹菜鳥
作者:
obov (來噓蒼真)
2014-03-08 00:19:00叫他一條一條自己去查阿 馬的 designer地位很高的
designer地位很高?? 只能說工作多年看下來，職位沒什麼
尊卑，沒後端support靠designer能幹嘛?大家都是小螺絲
作者:
dakkk (我是牛我反芻)
2014-03-08 00:31:00其實要看老板 但多半的design house 很挺Designer
作者:
dakkk (我是牛我反芻)
2014-03-08 00:32:00各部門都要優先支援RD
designer地位如何是靠你的專業和能力累積出來的，而不
是自我膨脹自認為高人一等。 這樣遲早被後端的人修理
術業有專攻，先進製程layout,有多少designer能自己做?
作者:
coolQQ (123)
2014-03-08 00:37:00layout人員要解掉LVS error吧，有經驗的會跟你說是layout有問題還是schematic有錯誤
現在EDA tool都蠻聰明的，LVS error方向抓不出是誇張點但夠專業的analog RD應該可以看出端倪提供線索
作者:
jamtu (月光下的智慧)
2014-03-08 02:30:00每一代tool版本不一樣吧 即便當學生換了一個版本就要適應突然出問題要找完全是吃經驗 跟程度半點關係都沒有
作者:
jamtu (月光下的智慧)
2014-03-08 02:31:00難道你要expect那些國際大咖教授知道出現0個錯很可能表示你把VDD跟GND連在一起了...
作者:
obov (來噓蒼真)
2014-03-08 02:41:00analog RD去抓whole chip lvs error? 真的頗ㄏ都入行四年惹該有的價值能力擺在正確位置才對
作者:
obov (來噓蒼真)
2014-03-08 02:43:00沒有甚麼自我膨脹高人一等喇 先進製程layout也就比較複雜是說whole chip layout又不是叫你去搞那種dummy還pitch rule
作者:
obov (來噓蒼真)
2014-03-08 02:44:00林盃layout engineer看多惹喇 專業? 顆顆
作者:
obov (來噓蒼真)
2014-03-08 02:53:00哀 都出來混那摸多年惹 上網又何必假掰呢 ㄎㄎ
作者:
bxxl (bool)
2014-03-08 08:06:00既然術業有專攻,layout解自己工作上的問題不是應該的嗎?
作者:
bxxl (bool)
2014-03-08 08:07:00而不是要找人來幫忙,別人幫不了又反過來質疑別人不行說到底這是誰的責任 誰的業務範圍?
作者:
h9602b (電子學)
2014-03-08 08:21:00whole chip lvs能出問題的點太多了，叫cad team 的人一起看比較實在
作者:
h9602b (電子學)
2014-03-08 08:30:00就遇過sram的spice 出現scale, std cell沒有，單位對不起來，結果report檔幾百mb,還顯示一堆connection error,這你
作者:
h9602b (電子學)
2014-03-08 08:31:00從頭一條一條看，看一年也看不出來，如果各block單獨驗都沒問題，叫cad的人幫忙看會比較快，這不是layout出錯的機會很大
作者:
hoyo992 (hoyo992)
2014-03-08 09:15:00查lvs就用hcell的方式檢查,之後一層層往上檢查
作者:
hoyo992 (hoyo992)
2014-03-08 09:16:00我們公司的design都沒給過正確的SPI,每次我都自己改給他們
小弟在敝司待六年 還沒被layout叫去解LVS過
Sub block就算了 whole chip就頗ㄏ
作者:
totqoq (愛睡覺)
2014-03-08 11:42:00看一下可以,叫designer解就太過份,誰知道你鬼畫符是畫啥
作者:
coolQQ (123)
2014-03-08 12:42:00RD一定看得懂layout在畫什麼，有些較敏感訊號要特別處理
作者:
coolQQ (123)
2014-03-08 12:43:00比較常遇到spice寫錯或layout device畫錯
作者:
cobrasgo (人魚線變成鮪魚線，超帥)
2014-03-08 18:53:00是我會很開心可以多學東西，RD多懂東西總是好的
作者:
laker020 (Devin)
2014-03-08 22:53:00哪一家類比RD..需要自己畫layout..說來聽聽..Orz
作者: jsp0520 (Enzo) 2014-03-09 01:55:00
<---自己排layout的RD ... 還要幫忙看 DRC/LVS @@
作者: JustinT (STK) 2014-03-09 11:20:00
其實強的Analog RD是都要會的，你是台清交畢業的學生嗎？
作者:
muimio (miu)
2014-03-09 11:48:00先看lvs error~是線路不對還是device對不到
我覺得 layout 沒辦法找到 lvs 的錯誤這一點本身有點誇張