各位大大們好，
小弟是碩畢新鮮人剛找工作
有幸錄取兩家ic design house
福利與待遇都差不多
但是職位不太一樣
一個是DFT工程師(design for testability)
一個是 verification驗證工程師
想請問各位大大如果只單看職位的話那個未來會比較有發展性呢？
謝謝！
作者:
sasako (這世界太缺乏歡樂)
2015-03-05 23:51:00verification若是寫system verilog 可以學學看DFT 沒啥特別的 有時候就是整合的人負責 很少會有人只負責DFT而已 也許未來可能要你去機台測試FT CP若是如此 就看你自己 我不愛做DFT 我寧願學學SV以後轉design會很有幫助
作者:
kbill (...)
2015-03-06 00:15:00Dft
作者: yi1492141 2015-03-06 06:20:00
DFT + 1
作者: tkhan (腦殘綠吱吱) 2015-03-06 08:52:00
發展性跟興趣有關，沒興趣，怎麼做都是渣渣..
作者:
ptta (ptta)
2015-03-06 09:46:00verification
作者:
micktu (貝克胖)
2015-03-06 10:17:00看興趣,DV有機會往前段跑,DFT有機會往後段跑,沒有一定哪個發展一定比較好,DV工作機會多, DFT獨特性高...design一定比較高級的想法已經過時了,yield/dppm/coverage隨便哪一個出問題都會讓一個產品失敗....
DFT也是design喔 不是只有real function 才是design
如果是CPU的verification會學到超多東西 包山包海
作者:
asd1436 (阿北)
2015-03-06 13:49:00從verification開始 以後接觸project的核心機會比較大DFT則是高級版的synthesis, 對project了解有限, 但學起來不管哪種PROJECT都適用, 性質跟backendAPR就很像觀念還是在於你對scan chain本身的定義有多少做DFT好處是TOOL使用上, 有機會跟後段接軌, 只要加強一些physical跟STA的觀念 就可以往APR前進DFT需要下屬scan chain的timing constraints, 所以往前做也是沒有問題的,建議先了解DFT在整個ASIC FLOW幹什麼的
作者:
twicm (WhyMe)
2015-03-08 14:21:00說說看 verification 用 verilog 驗, DUT 是甚麼 ?