[請益] 聯詠面試問題

作者: weenndy   2015-06-03 14:44:14
借朋友帳號po文,願意提供資訊的也可站內信!
小妹是116電機學碩,近日要面談聯詠的APR實體設計工程師職位,有在版上搜尋過會考IC
design flow,set up/hold up time計算,CMOS電路,time constraint,wire load model
相關問題,面試前想複習一下相關概念,想尋問版上有沒有建議相關的參考書籍?
另外想請問會考C或verilog嗎?
非常感謝版上大大能提供相關資訊!
作者: ess313 (滷肉飯)   2015-06-03 14:49:00
有沒有看過LEF檔 曾經解過的DRC LVS 問題為啥要MMMC?
作者: onlykals (相摩)   2015-06-03 14:50:00
數位系統設計的書會講到一些setup/hold, cmos ckt不過如果實驗室沒接觸過apr應該都還好吧 進去在學或者你可以跟他說你很會解congestionCTS長短腳也長得一把罩 XD
作者: xhomeptt (xhome)   2015-06-04 00:45:00
躺著上
作者: twicm (WhyMe)   2015-06-04 07:35:00
這不叫大材小用, 甚麼才叫做大材小用
作者: DRLai (蘇打)   2015-06-04 16:08:00
推躺著上
作者: alexndy (香格里拉在哪裡?)   2015-06-04 21:45:00
會考EQ喔 EQ夠高才能持續挑戰不可能的任務 ^_^

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