作者:
conbanwa (å±å±å±±çš„奶彈洨妹)
2015-07-11 17:24:35如題 小弟因為要報PAPER 所以無意間發現這個東西
high level synthesis 高階合成
指以高階語言描述電路 並轉換為RTL Code
維基上面寫約略80年代就有開始發展 但大多都不太成功
直到最近兩三年 Xilinx 的 AutoESL's AutoPilot 這套工具算是有比較大的進展
想請問這東西的未來 因為上網了看了許多PAPER與文件 發現對於不同層級的設計者
從高階語言與硬體描述語言之間看法與實作上的歧異
高階合成的概念似乎有它的價值在 想請問各位先進這東西將來在台灣有搞頭嗎
因為聽前人所說目前電路設計依然是verilog VHDL為主 謝謝大家
作者:
quartics (Smart is the new Sexy)
2015-07-11 17:37:00目前看起來沒搞頭
作者:
kuoll (kuoll)
2015-07-11 18:04:00不敢用 不知道它合出來與我原始想法差多少
作者:
dakkk (我是牛我反芻)
2015-07-11 18:11:00沒有 因為組合出來的電路巨大
有啊 systemC to verilog 不過通常轉完要在翻修一次gate count
作者:
obov (來噓蒼真)
2015-07-11 18:25:00這種東西不是已經沒啥人關住很久惹
作者:
abyssa1 (abyssa1)
2015-07-11 19:40:00Synopsis跟Cadence都有solution, 去問他們誰有用啊
想兜in-house IP的國際系統廠有在用，台廠豬屎屋很少
作者:
andy261 (step by step)
2015-07-12 01:13:00沒搞頭...... 數位設計一定會RTL
作者:
bcew (bcew)
2015-07-12 03:07:00NEC的CWB看起來蠻強的，但他們用在CPU、GPU，問過講師
作者: ipieee (ipieee) 2015-07-12 07:54:00
感覺只是個噱頭 實際上用的人很少
作者:
aowen (...)
2015-07-12 09:36:00目前麻煩的不是寫code而是模擬和後段 等design更複雜才有機會吧
作者:
xanter (南宮恨)
2015-07-13 00:05:00有辦法寫的又快合出來gate count又小再說