※ 引述《vivid23 (vivid23)》之銘言：
: ※ 引述《BangDoll320 (想念)》之銘言：
: : 個人覺得 verification 絕對是未來的趨勢
: : 可參考 EDA tool vendor 的 slide（不論 S 家或 C 家）
: : 以現今開發 SOC 的資源比例，verification 跟 design 已經是 1:1 甚至還超過
: : 光看 SNUG 的 topic，2000 年初頭時還有人在討論 digital design
: : 現在早就沒人討論那個了（因為已成熟），反而 verification 成為一個專門的項目
: : 所以以未來性而言，verification 不用擔心
: : 君不見一些外商在台灣不招 design 只招 verification 嗎
: Verification 是有越來越受重視的趨勢, 但不表示它以後會變成比 design 重要哦
: 只是過去專職做驗證的人少, 大多 RD 自己打 direct pattern, 現在因 IC 複雜度高,
: 在燒錢 (tape out) 之前要儘量確保功能是對的, 所以驗證人員的需求突然大增,
: 增加到某個程度之後, 應該就會回歸正常了吧
我原文本意不是要討論 verification 和 design 哪個重要
我的重點是未來 verification 的人數需求並不輸 design
但是現在除了一些大公司或有前瞻性的公司外，是沒有這個編制的
也就是說目前業界的狀況，有 verification 經驗的人遠少於 design
所以當 verification 的重要性逐漸被接受、被廣泛納入公司部門後
verification 人才的需求成長性是遠大於 design 的
: : digital designer 滿街都是，跳大公司不見得比較有機會
: : 以我前公司的狀況來說
: : 要不是 MTK 前陣子瘋狂徵人，不然其實很多 designer 是進不了 MTK 的
: : 而走掉的 verification engineer 不論資歷，都是往更好的公司去
: 我覺得這是因為有經驗的驗證工程師少, 所以競爭者比較少,
: 當從事驗證的人夠多的時候, 要進好公司也沒那麼容易的。
: 這幾年, IC designer 人很多很多了, 要夠好才能進 tier 1 的公司,
: 驗證工程師人看來還很缺, 而且流動率高 (想轉 design 的人還是比較多),
: 應該會繼續缺個幾年吧
這跟我講的意思不是一樣嗎
現在 verification 的人很缺，進好公司相對容易
而做 design 的，除了實力還要有運氣，才有機會進好公司
: : 但如果你有考慮 design 轉 verification 的話，那就別浪費時間了
: : 整個概念、code 的結構，都是完全不一樣的
: : 拿 SystemVerilog + UVM 卻寫的像純 Verilog 寫 direct pattern，這能看嗎？
: Design 轉 verification 我倒覺得不錯耶
: Verilog 語法的經驗雖然在 UVM 是用不上, 但是做過 design 的人更容易想到該測什麼,
: 怎麼去打 ip 的極限, 什麼 condition 容易出錯, 是有幫助的
理想上來說，這樣是很不錯
假設是一個已有 design 經驗、近年又想轉 verification 的人來說，的確是個加分
但現在問問題的是個畢業生
我的考量是，一個畢業生從剛進公司到可以完全掌握 design 要多久時間？
小一點的 IC 的話，三到四年差不多算有經驗了，所以假設以四年當個分水嶺
1. 四年以內轉 verification，這時 design 經驗稱不上多完備，加分不多
2. 四年時轉 verification，這時 design 算是有經驗
但轉 verification 後，用的 language 不一樣、概念也不一樣
需要一段時間重新學習
比起同時間畢業直接從事 verification 已有四年經驗的人而言，你跟新手差不多
且這四年如果 design 表現不錯，公司會漸漸把你培養成主力，開始接觸重要的案子
這個時候大概也不會想去轉 verification 了
3. 四年後轉 verification，假設是六年或八年吧
這時候差不多是資深工程師，或是小主管，甚至是更高階的職位
假設基於某種原因想轉 verification
這時候轉 verification 等於是放下原本的地位重新開始
不是說不行，但要思考自己的心態是否能接受
且時間越久，verification 的人員補的越多
verification：design 的需求比例是否還像現在這麼懸殊很難說
一旦比例拉近後，好公司的 verification 職缺是優先考量有 verification 背景的？
還是選擇有 design 背景卻毫無 verification 經驗的？
另一個思考點是，盡早累積 verification 的實力
以後既可進大公司進一步洗履歷，也可進小公司當先鋒幫忙建立 verification team
選擇會比到時候 design 轉 verification 這種重新開始的要多很多
現在這個 timing，甚至連做 analog 的外商都已經開始有 verification team 了
（而且真的是用 SystemVerilog + UVM，不是寫寫 direct pattern 就交差的）
台灣的公司開始注意這塊是遲早的是，早接處早卡位
以上，依然是個人意見