之後工作應該會用到，所以最近這一兩個月在研究SystemVerilog和UVM。SV語法學起來上
手算快，畢竟以前有一些C++物件導向的基礎，所以看SV和看C++差不多。至於UVM目前算
是了解一些基本觀念，例如Sequencer將不同Sequence中的Transaction送到Driver處理，
所以Sequence和Driver中間如何溝通會是個關鍵。現在是參考一個印度人寫的驗證網站，
同時搭配accellera的操作手冊，但是學起來總覺得很生硬，很多東西知道了概念，但是
卻不知道怎麼用。想請教版上專業還有甚麼額外的資源可以補充，謝謝。