作者:
next006 (為了部落!)
2018-04-02 16:14:25日前收到一份offer
以latch設計為主之IC設計
相對現在已 flip-flop為主題的數位IC設計 已經有點大的落差
因為主管是說這樣可以省電 我對這份工作是不太排斥
但是想到未來跳槽 就覺得有點猶豫.... 因為latch在業界不算是很主流的設計方式
現在主要是用同步電路 控制信號 用非同步驗證不容易 而且debug困難...
能請各位前輩給個建議嗎?
作者:
Leadgen (新竹~)
2018-04-02 18:19:00先去看看再說~ DFF-->Latch省一半面積。但...類比更大。
先去打聽看看也未嘗不可，但只能說非同步電路待克服的困難還非常多
作者:
xonba (辜狗)
2018-04-03 00:29:00他說的是clock gating吧
作者: rongyau 2018-04-03 11:36:00
debug是還好，但是量產測試搞不好是用function pattern測
作者:
yytseng (yytseng)
2018-04-03 12:14:00設計對PVT太不友善，沒人用
作者:
FTICR (FT-ICR)
2018-04-03 13:51:00所以time borrowing實務上有在用嗎?
非同步電路可以用軟體的MultiThread,MultiTask觀念解決相關問題應該不會難轉職,至少你clock,Mutex,semaphore,觀念都有
作者:
colinshih (Colin Shih)
2018-04-05 00:33:00樓上怪怪 latch 取代 DFF 仍為同步若不是指 half cycle latch 基本的low power 技巧不建議, 同樣的邏輯同樣會反應在薪水,文化...
作者: longlongint (華哥爾) 2018-04-06 13:37:00
先做原型給他看 發現一堆缺點然後主管會怪你怎麼當初沒阻止他 結案