作者:
Howshen (好神)
2020-09-09 00:06:33小弟最近都在幫designer解HW issue
不過SW能做的通常就是各種narrow down實驗
逐個檢查 SW下的 reg flow 符不符合designer預期
把某些reg setting拿掉看有沒有影響
比較厲害一點的可以看designer提供的HW架構圖觀落陰
我在想，如果SW能看懂verilog，是不是做實驗的時候能更有方向呢
版上有韌體工程師解HW issue的時候會跟designer一起看verilog的嗎?
作者: codehard 2020-09-09 00:12:00
叫RD把state打在register map上啊
作者:
dakkk (我是牛我反芻)
2020-09-09 00:22:00看verilog幫助不大 邏輯分析儀比較有價值
作者:
g1990822 (什麼東西?!)
2020-09-09 00:31:00有架構圖的話RTL應該不算太難吧@@
作者:
dslite (呼呼)
2020-09-09 00:44:00你只需要一張reg table 其它跟你無關吧？
作者:
xiemark (aisinjuro)
2020-09-09 01:50:00fpga加ila用hw monitor直接抓Reg和FSM來看，c下什麼都可抓到。
作者:
labbat (labbat)
2020-09-09 01:52:00叫SW 看verilog 跟叫HW 看objdump 差不多懂方塊圖的講解比直接看有效率
作者:
ptta (ptta)
2020-09-09 06:30:00公司會願意開權限，讓fw engr看verilog？有時候還需要配test pattern比較好懂在做什麼
作者:
howshue (阿斯斯)
2020-09-09 08:27:00看看就可以準備跳槽轉職了
作者: goldie (阿良) 2020-09-09 09:04:00
不需要，除非失去信任
作者: m780407 (TY) 2020-09-09 09:23:00
樓上中肯
作者:
bcew (bcew)
2020-09-09 10:11:00比較沒用，fw code沒寫到的變數確定不會變，所以debug只需專注一小段code就好，任何人隨時都可以跳進去看；hw code是每個cycle都在變，這個cycle的變化會是上個cycle別的電路的變化所引發，因此必須要像owner有整體瞭解才對debug較有幫助。
作者:
bery (該睡了= =)
2020-09-09 12:44:00完全不需要 對工作也沒幫助 除非你們DE很廢 要人幫他們debug 那這樣建議你快離開前幾樓說Verilog不難 這沒錯，但對你沒用就是了，DE的開發跟模擬環境不是你懂粗淺的Verilog就能幫他們照找code的bug
作者: pupucar (knock!knock!) 2020-09-11 22:50:00
硬體要debug，也是要靠你用FW做實驗後的資訊啊，整個產業最後會這樣分工是有它的原因的，專業分工阿(前提是兩邊都沒在做打太極的事情就是)
作者: inses (毛筆) 2020-09-12 16:10:00
看懂waveform 比看verilog重要多了，先review hw arch吧