小弟最近都在幫designer解HW issue
不過SW能做的通常就是各種narrow down實驗
逐個檢查 SW下的 reg flow 符不符合designer預期
把某些reg setting拿掉看有沒有影響
比較厲害一點的可以看designer提供的HW架構圖觀落陰
我在想，如果SW能看懂verilog，是不是做實驗的時候能更有方向呢
版上有韌體工程師解HW issue的時候會跟designer一起看verilog的嗎?

Verilog有那麼難懂嗎

叫RD把state打在register map上啊

又不會很難

還好吧 我都拿到邏輯分析儀量

借串問eda需要會verilog嗎

看verilog幫助不大 邏輯分析儀比較有價值

有架構圖的話RTL應該不算太難吧@@

你只需要一張reg table 其它跟你無關吧？

不用，這世界講究的是效率與分工

fpga加ila用hw monitor直接抓Reg和FSM來看，c下什麼都可抓到。

叫SW 看verilog 跟叫HW 看objdump 差不多懂方塊圖的講解比直接看有效率

公司會願意開權限，讓fw engr看verilog？有時候還需要配test pattern比較好懂在做什麼

看看就可以準備跳槽轉職了

不需要，除非失去信任

樓上中肯

比較沒用，fw code沒寫到的變數確定不會變，所以debug只需專注一小段code就好，任何人隨時都可以跳進去看；hw code是每個cycle都在變，這個cycle的變化會是上個cycle別的電路的變化所引發，因此必須要像owner有整體瞭解才對debug較有幫助。

基本上不需要吧 但你有空想看就看

推xiemark

完全不需要 對工作也沒幫助 除非你們DE很廢 要人幫他們debug 那這樣建議你快離開前幾樓說Verilog不難 這沒錯，但對你沒用就是了，DE的開發跟模擬環境不是你懂粗淺的Verilog就能幫他們照找code的bug

這麼大包你怎麼看？

我覺得你轉DV會感覺比較像在做對的事

硬體要debug，也是要靠你用FW做實驗後的資訊啊，整個產業最後會這樣分工是有它的原因的，專業分工阿(前提是兩邊都沒在做打太極的事情就是)

看懂waveform 比看verilog重要多了，先review hw arch吧

要看的是廢公司