DV 絕對不是門檻最低，
但是絕對是工作機會最多的職缺，
我知道原ＰＯ是想酸什麼，
但是職場上酸人跟被酸的從來沒少過，
我曾經面試人門檻拉高一點，
問OOP, scripting, python, reverse link-list,
UVM, bench, ARM architecture,
都是問最基本的，
結果整整找了半年都找不到人,
結果有那種來面試很爛吹很大的後來去別家高大上當L5/L6 E5/E6,
關係比實力重要
我很久以前很像就有說過類似的道理，
架構師一個組大概就一兩個，
DE 的人數正常狀況下是會比DV少，
DE:DV 比例大致是 1:2 - 1:10
每家公司不一定，
所以DV絕對是工作職缺最多的工作
而且DV夠髒，
什麼都可以丟給DV做，
所以DV的職缺就更多了，
就像hsujerry說的，
很多人包括hiring manager 根本就沒在分DV/validation/DFT/testing，
多得是老闆要求DV的人寫bench, 寫test, 寫model,
甚至還要bring up chip,
在大部分老闆眼裡，
DV除了design不做之外，其他什麼都做，
我當年甚至還要幫忙包午餐煮咖啡，
還有更過分的，
寫model 寫一寫最後變成做 virtual machine, qemu, fastmodel,
bring up chip 最後連kernel 都要幫忙修幫忙debug,
還要幫忙寫boot code,
甚至要幫忙燒FPGA, 跑emulator, silicon debug,
如果DV能夠單純寫bench, UVM/VMM的話，
一定是純血學歷超好的紅人，
別人的命是匡金又包銀，
我們的命是不值錢
※ 引述《hsujerry (NHK 宅宅)》之銘言：
: 其實前陣子LinkedIn上
: 也常有亂槍打鳥的recruiter
: 分不出DV/validation/DFT/testing等差別
: 看到翻成中文關鍵字有像就在那裡亂丟
: DV的工作是用simulation驗RTL.
: 教科書式的DV會說應有arch spec來定出
: feature, interface signal/protocol, register,
: 然後衍生出high level behavior model,
: 以及照著arch spec實現出來的RTL,
: DV則用SV語言配UVM設計框架搭bench,
: 寫stimulus seq./constraints來產生輸入,
: 把同樣輸入餵給model及RTL,
: 再把model及RTL的輸出接到scoreboard,
: 比較model及RTL的輸出有無mismatch,
: 再用coverage看是否該驗的case都驗了.
: 有mismatch的話第一個先檢查bench,
: 所以要熟SV(IEEE1800-2017), 及UVM,
: 再來檢查model, 所以要會看C/python etc.,
: 再來檢查RTL, 所以要會看design, 追verdi,
: 再來檢查arch spec, 所以要了解feature,
: 也可能是simulator的包, 要問tool vendor.
: DV好處是bench可以寫的比較high level,
: 能使用很多software like的語法與架構,
: 不用像RTL level常要點超多signal debug,
: 或檢查千百條的wire, 合成後名字還會跑掉.
: DV壞處是其價值
: 要在夠大/複雜的design中較能突顯,
: 所以台廠有養DV的沒有很多間,
: 且未必要用到整套的DV技術,
: 可跳槽的公司比較少?
: 新人面試的話,
: 會看design的可能不熟OOP,
: 會OOP的可能看RTL腦海沒電路,
: 而對feature熟的可能對上面兩項不熟,
: 還有連DV自己都要翻書的assertion~
: 好像確實能寫基本的SV/UVM就不錯了...
: