想請問一下這題:

請問該如何看 bank 已經忙完了ㄋ?
是要隔夠久嗎? 還是@@?
還有這題:

TKB張凡是直接講說 先不計較 cache hit latency
但他後來也沒有回來講
我的理解是 hit time 比起 miss penatly 小很多
所以可以忽略
但題目有給 hit latency 考試的時候應該算進去嗎?
還是這邊有什麼特殊的原因?
謝謝

https://i.imgur.com/e3ZfIpZ.jpg因為interleaving 是用多個bank同時讀資料到buffer內來增加平行度，有點像disk的多個讀寫頭同時對多個磁盤讀寫那樣，因為他一次可以讀進4bank的data再送，所以在4個buffer皆滿(或產生conflict之前)他都可以把data放進buffer區 再花4clock cycle去送(像是上一題練習的(3))一旦有ref.與目前buffer的緩衝區位址衝突 就必須stall等到那一輪的"read/write"結束(either four read or four write)才能放該位址資料到該buffer，可以想成buffer內有資料就是busy 因為他也不能做別的事

第二個他後來有講啊 因為後面又提到CPI=1 問題你有hitlatency, CPI不可能為1. 二個矛盾,所以忽略它前面提到的

因為他說either four reads or four writes 而且題目很擺明的告訴你會有conflict 算是隱含的說他說會stall的部份 ，但老師上課內容沒提到這部份詳細的操作就是了，但光就課本對interleaving的描述就是addr.來，讀讀讀讀平行4次之後一個個送，這題他雖然不是一次把addr 因此送好送滿是in order asthey appear on the bus，但就算他一個ref.佔一個cc 他還是有一個前提叫做either four reads orfour writes限制他不能讀一送一所以"就算"他bus4倍他還是要一次four r/w

推112的圖，簡單明瞭