不知道研問版能不能問這樣子的問題，張凡在上課的時候好像有特別提到critical delay
的定義不要按照恐龍本的定義？後來就越聽越不懂了，筆記也好像有漏抄
自己寫的
RCA ：
critical delay ：2N
sum delay ：2N+1
無限硬體加法器：
critical delay：？？
sum delay：2+(n-1)
前瞻進位加法器：
critical delay：？？
（後頭的題目好16位元加法器是說2+2+1）
sum delay：？？
詳細定義gate delay、sum delay不知道該看哪？

gate delay 就是經過一層邏輯閘所花的時間sum有三層 carry out有兩層 所以一層各是3跟2critical delay 我也一直覺得很討厭 但定義似乎就是最後一個 carry out 出來所花的 delay所以有趣的是 16bit CLA 的 critical path delay 反而不是最慢的 carry

critical path其實照理講應該要是最長的 但是課本很機八的把他定義成carry bit而且16bit with 2-level 還是看大C4不是小c16 = =無限硬體 critical是2 sum是3說錯 sum是2+3=5CLA 要看你問的是幾bit 以16bit為例 還有再分用ripple去連結4個4bit CLA 或 再用一個2-level 前者critical是9 sum是12 後者critical(看C4)是5 sum是10 建議以上不要用背的 直接trace比較不會忘