[理工] 計組張凡 latency

作者: SIGNAL2017 (信號2017)   2018-05-06 00:44:46
https://i.imgur.com/rQ98rwW.jpg?2
想請問這很基本的題第79的(1)(2)選項,我大概知道錯在哪,只是我想更釐清一下我的
觀念有沒有錯,(1)選項來說不知道可不可以說是latency絕對會大於1 clock,所以不
能選[我知道一定不會是1 clock,但是我想知道是不是一定大於1];(2)選項我知道無法
改善latency,但是不知道可不可以想成latency不會減少反而一定會增加[且不會不變?]
,不知道以上我的觀念有無錯誤,謝謝。
作者: leo0519 (leo0519)   2018-05-06 02:42:00
latency是指指令進去到結束的時間所以pipeline latency是5cycle應該說做完一個指令要花多少時間pipeline會因為有hazard之類的反而使一個指令完成的時間變更長
作者: SIGNAL2017 (信號2017)   2018-05-06 03:03:00
那請問2選項無幫助指的是不改變還是會增加所以沒幫助?
作者: TWkobe (中華柯比)   2018-05-06 06:46:00
not only but also 是不僅...也不是沒幫助 pipeline最大好處就是產能
作者: TMDTMD2487 (ㄚ冰)   2018-05-06 12:38:00
這裡的latency是實際指令的生命週期理所當然不會只有一個clock,另外pipeline register需要多出來的時間所以latency跟single cycle machine比一定比較長
作者: SIGNAL2017 (信號2017)   2018-05-06 12:44:00
了解 感謝
作者: maple205 (艾瑞克)   2018-05-06 16:08:00
簡單說latency就是單個指令需要的時間而pipeline不會讓它變短,只是讓多個可以同時做
作者: SIGNAL2017 (信號2017)   2018-05-06 22:54:00
謝謝m大

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