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[理工] 計組上冊429！

作者: Aa841018 (andrew)   2018-11-20 18:46:49
https://i.imgur.com/lycwhyh.jpg
請問，為何IF和reg中間要特別空100？感覺沒這必要欸！
如果不特別空100，應該會更快吧？
作者: wei12f8158 (WEI)   2018-11-20 18:54:00
那個是要示意你reg是先寫後讀的意思
作者: hao0524 (豪超人)   2018-11-20 21:18:00
一個cycle time固定了
作者: kuan0908   2018-11-20 21:49:00
Cycle time 固定 要對齊才能正確執行
作者: skyHuan (Huan)   2018-11-20 23:50:00
所以pipeline不會減少latency還反而可能增加，但增加的latency會被增加throughput帶來的優點輕易掩蓋
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