[理工] 成大電機101 計組 sunwaiteric PTT批踢踢實業坊

[理工] 成大電機101 計組

作者: sunwaiteric (山味) 2019-12-19 18:17:23

http://i.imgur.com/l9HurO1.jpg
請問第九題的b為何是錯誤的？？

作者: b10007034 (Warren) 2019-12-19 23:39:00

這題的架構應該有包含TLB，那你要page fault之前要先TLB miss，此時page fault的data flow就不在IF orMEM stage了*Datapath，用錯字了

作者: mistel (Mistel) 2019-12-19 23:50:00

請問b大是指TLB miss 管線內的指令不會stall嗎

作者: b10007034 (Warren) 2019-12-19 23:56:00

如果只單考慮不含TLB的架構也不可能，因為page table放在memory，你要知道是否page fault要先存取memory，CPU的速度比memory快很多...造成TLB miss的指令(lw or sw or...)會有exception使得pipeline被flush掉，處理完之後剛剛那個lw or sw的addr.還是有可能造成page fault...

作者: mistel (Mistel) 2019-12-20 00:04:00

瞭解因為每次算memory stall cycle這種計算題都會誤認為一般觀念題也是普通pipeline machine而不是超純量管線..還是我搞錯了，B大不是在說進階管線？https://i.imgur.com/RSWMyS0.jpg 我是想到課文的第一段

作者: b10007034 (Warren) 2019-12-20 10:43:00

我原來以為會有多的指令檢查page fault，可是剛剛又覺得不合理，翻了課本還真的有寫https://i.imgur.com/15gnp5s.png這下我不知道答案是怎樣了，囧MMU?

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