https://i.imgur.com/VeWb1O6.jpg
嗨，請教一下，這裡的IF/ID register，將左半塗色代表正在寫入，右半代表讀取
那假設一個指令A正在ID階段，指令B在IF階段，是A在前半個cycle先讀取，B在後半個cycle
寫入嗎？
因為照前幾章Register的畫法，塗色左半代表前半個cycle，右半代表後半個cycle，但IF/I
D Register這裡如果用同個邏輯想，先寫後讀，就會拿到錯的Data了，所以很困惑......
謝謝

可是AB指令在不同stage，使用不同function unit啊啊你是問IF/ID reg看不太懂你的問題QQ

我寫得不太清楚，是指假設一個指令A正在下面的圖的狀態，一個指令B在上面的圖的狀態，A在ID，B在IF，B這時候要寫入IF/ID register，A在這時候要讀取IF/IDregister，這樣是讓A讀完才讓B寫入嗎？是各別用半個cycle去做嗎？

https://i.imgur.com/q5EEX8g.jpghttps://i.imgur.com/GmUlsFn.jpg也就是說，PC某種程度上也會算成是一個pipeline reg

好詳細，了解了，謝謝你