小弟是剛踏入PLL這塊領域的新手
不好意思 想跟板上各位前輩大大們請教一下
小弟想要用simulink來模擬確認PLL的參數
所以使用了很簡易的PFD/CPPLL的model
但是模擬的過程中產生了一些問題想跟各位大大討論一下
這是我的整個Block圖
http://i.imgur.com/Jqo5e4j.jpg
然後這是我的參數
http://i.imgur.com/gG2XUXI.jpg
但模擬之後的結果變成這樣
VCO的輸出結果
http://i.imgur.com/DeET51q.jpg
發現一開始就產生了很大的突波
即使鎖住之後過一陣子還會產生
往前面的BLOCK查
上面是Vcont下面是Ip
http://i.imgur.com/qXKRerP.jpg
上圖放大之後來看
http://i.imgur.com/hMkao50.jpg
感覺應該是Ip的pulse width太寬所導致?!
把VCO拉回來的訊號和reference相比
http://i.imgur.com/JEWwobo.jpg
發現應該是我VCO輸出的pulse width 太寬所導致
而且發現我VCO的輸出變成了-1~1的方波
不過我的PFD是trigger 觸發的這樣應該沒什麼影響吧 ?!
http://i.imgur.com/KNl05ir.jpg
因為考慮到可能是pulse width的問題
所以想說把reference signal的pulse width隨便改改看
http://i.imgur.com/1w8dLRh.jpg
我把原本的50%改成30%
結果VCO的輸出變這樣
http://i.imgur.com/ur0ArNi.jpg
感覺好了很多 但後面又開始跳了
前面的波型放大後感覺很完美
http://i.imgur.com/4efDyba.jpg
看看前面的Block
一樣上面是Vcont下面是Ip
http://i.imgur.com/3kdphKx.jpg
前面的部分還好 可後面又跟之前一樣了
補個突出部分的比較圖
http://i.imgur.com/xJ8KSXi.jpg
爬文爬PAPER爬了很久真的想不出來突起來的波型到底是什麼原因造成的
而且照理說這只是參數上的運算應該不會有那些mismatch或dead zone的情形產生才對....
希望可以跟版上各位前輩先進請教一下
小弟的錯誤到底出在哪裡QQ m(_ _)m