如題
小弟目前碩二
實驗室有位碩三的學長
平常來實驗室的時間也都不太一定
有的時候下午有的時候晚上
也沒有在跟老師報告進度
結果要下線deadline的前幾天
馬上就有檔案可以上傳
結果疑似跟之前已經畢業的學長layout有99.87%相似
雖然我有時候也會私底下跟我同學開玩笑說學長要趕畢業就直接拿上上一屆的畢業學長的
檔案就行了
但我真的沒想到他真的這樣做
老師可能也不想讓他待太久
好像也就這樣算了
(要不然就是老師根本也忘了)
本來也想說學長既然有要下線
應該是有真的分析模擬過
結果問了一些電路的問題
發覺他好像也沒做這件事
這真的讓我很無言
這個東西是要寫進碩士論文的
承接電路我覺得合理
layout都沒改已經很混了
但是最基本的事情都不做
連這個電路中間的設計過程都不去了解
真的有點堵爛
不要下次下線deadline又快到
然後又莫名其妙生出一個檔案又跟上上届學長有99.87%像
我們實驗室絕對沒有很操
只是該做的東西要做出來
老師也還算會指導學生
也不希望大家延畢
像上上届也是差不多暑假過完就可以走
我覺得聰不聰明是其次
但是起碼找個人討論一下
一開始難免會遇到一些困難
連做都不做然後最後用現成的
真的很堵爛
搞得其他認真做的人好像北七一樣