各位鄉民大大們安安，小弟菜鳥，想請問說DC裡的STA跟PT的STA嚴格來說是哪裡有差異？
作者: hsnuyi (羊咩咩~) 2019-03-31 02:13:00
自己 google design compiler prime time difference 好嗎...然後 要也是問EDA方面的人 大公司做數位IC的八成搞不清楚
DC是用WLM extract rc PrimeTime是PD使用foundary提供的rc
作者: kkithh (kkit) 2019-03-31 03:44:00
DC STA就synthesis時作的，PT是APR完做的一個前段一個後段，一般DC STA給worse case就好然後setup time pass就好，PT複雜多了，setup/hold timeWC/BC都要pass,然後後段APR完line delay有了可以做更完整精確的timing check
作者:
Ihk (一堆事情要做)
2019-03-31 06:40:00DC 有分純DC ,DCT, DCGPT 有分有沒有sdf,spef要問也要明確點好嗎？
作者: vivid23 (vivid23) 2019-03-31 07:37:00
DC是概算，PT是精算，兩者的 timing calculation engine不一樣
作者:
as891339 (Yang_Kai)
2019-03-31 08:54:00兩者timing engine不同，但sign off的timing要以pt為準
作者:
aowen (...)
2019-03-31 09:26:00要問CAD不是問DIC…
作者: seether (seether) 2019-03-31 09:37:00
我們是DC就是合成工具，pt才是拿來做STA
作者:
xonba (辜狗)
2019-03-31 10:53:00上面的回答九成九了 小弟就不限醜了
DC就理想估算RC ,DCT 有真的走線估算。DCG 是placement後的揍線(有設定與演算法類似ICC)
作者:
Betances (Dellin Betances)
2019-03-31 12:19:00這版上都是學生
作者: preamble (To my day am I in) 2019-03-31 14:54:00
上面都分享得很好啊(前段後段都待過的人)
作者:
Ihk (一堆事情要做)
2019-03-31 18:38:00其實DC 是你的RTL code synthesis 成gate level 最簡單的東西，是要確認過timing，做完後也需要跑PT 確認coverage 。DC 只是單純的wireload ，DCT是含有基本的RC，但是沒有實體的位置，DCG 最完整和有cell 位置和RC。每一個stage 都可以產生sdf 但是皆是tool貼上的數值，但是spef 是由APR 有實際的RC產生的，不在是查表和貼出來的值。PT 是依據你給的sdf or spef 做STA。
作者: blacklai (賴黑黑) 2019-03-31 22:02:00
Signoff只看到PrimeTime的
作者:
ll1117 (Linus)
2019-04-01 11:33:00問問題先請喝珍奶啊，想白吃喔
作者:
oops66 (誤導給寵物!)
2019-04-01 15:06:00PT比較準吧 sign-off tool