鄉民提問：為什麼high Vt電流比較小？
因為Id = 1/2K(W/L)(Vgs-Vt)^2
這個式子在planner mosfect才成立 怎麼來的 電子學有教 請自己去翻課本
當Vt增加時 Id一定變小 (因為Vgs是輸入訊號 會是定值）
光看式子你可能沒“感覺”
以物理“直覺”來說 就是Vt上升代表電子或電洞比較難被吸上來形成通道
理論上整合應該是最了解製程目的的單位 但不知道為甚麼 很多整合其實都不知道自己在
做甚麼
在半導體製程 很多時候都是電性要求是首要考量 然後才是結構 最後才是解defect
電性不外乎就是Id(sat) , Vdd , f(頻寬）,R(阻值）...
以Id(sat)來說 飽和電流是受到channel 的長寬比 及 Vt 影響（以傳統的mos來說)(finf
et 要去查一下paper 或跑模擬）
所以W/L的比值就很重要 因為如果W/L的range 太大 代表Id就不穩
這就是為何我們要求蝕刻的CDU要卡在一個範圍內
所以在做STI的時候 每一個mos都要切的像豆腐乾一樣
在要求蝕刻前 要先跟蝕刻討論一下哪種hard mask 選擇比比較高 然後疊甚麼film 對黃
光的反射率最低 蝕刻的stop layer是要停在SIN 還是 SIO
然後去除stop layer要找wet的來討論一下 用哪種酸去泡
除了這個 還有Vt , Vt受IMP影響 所以必須去看打不同的能量時 Vt的變化 或 Id夠不夠
陡
所以才會要求IMP 要打多少能量 多少濃度
打完之後找爐管的來討論一下回火的溫度 以及後面製程的thermal budget 是否會造成植
入離子再次擴散
除了主動區要切的像豆乾一樣 之外STI 還有縱深的的考量 因為深度會直接影響是否有電
流的leakage
以及STI裡面填的是SIO 還是 SIN 電性結果也會不一樣
所以要找thin film的人來討論一下 那種film的介電常數比較低
填完之後不是這樣就沒事 填洞一定會有孔隙問題 或是 提前封口
電性考慮完了 還有結構的問題
例如： STI bending , step height 之類 ...
然後這樣只是做完前段STI loop而已....
（還不包括解defect 跟 low yield)
所以如果你不知道自己在幹嘛 最簡單的可以先去搞清楚電性跟製程的關係
很多整合覺得defect跟low yield是媽九的事 其實不太正確 因為defect有時是來自於flo
w不健康
講那麼多 看的懂的就看的懂 看不懂的就乖乖帶貨吧