RCA
CPD:
2N gate delay
SD:
2N+1 delay
請問這個是怎麼來的?
無限硬體加法器
CPD:2
SUM:5
CLA
CPD:3
SD:6
16bit CLA
CPD:10
SD=5 <

RCA的gate delay是指最後一個carry產生的那個pathdelay, 產生一個carry要經過and,or gate各一次所以是2第一句講錯了應該是critical path delaysum delay需要上一個bit的carry還有這一個bit的input3個gate delay分別為not,and,or gate由於算出正確答案只要等最後一個bit的sum算出即可以4bit為例就是2+2+2(這部分是前3 bit的gate delay)+3(這是最後1bit的gate delay)=2*4+1=9無線硬體加法器的CPD就是靠2-level的硬體部分,不管多少,只要2個gate delay所有的carry都可以算出來所以再加上底下adder的sum delay就是2+3=5CLA的CPD是產生g,p的1個delay+2-level電路的delay=3同理,在經過一次adder算出sum需要3個delay SD=3+3=616bit CLA你那兩個delay應該要反過來才對

CLA 的 CPD 的確有爭議不過以課本為主，CSA 的話看最長路徑作為延遲時間，最長是 6*2T(每個延遲時間 2T)

借問一下 當題目問加法器的gate delay視為問criticle path delay嗎例如張凡課本p161練習 他沒有說哪種gate delay答案給的是criticle path delay為什麼不是看sum delay?

Critical path delay 強調的是最長延遲路徑，Sum delay則是得到正確和所需的時間，所有的加法電路都是針對 CPD 在做改善的所以基本上是比較它，後面歷屆的 gate delay 也是指 CPD